臺(tái)積電CoW-SoW 預(yù)計(jì)2027年量產(chǎn)

                                               隨著IC設(shè)計(jì)業(yè)者透過增加晶片尺寸提高處理能力，考驗(yàn)晶片制造實(shí)力。輝達(dá)AI晶片Blackwell，被CEO黃仁勳譽(yù)為“非常非常大的GPU”，而確實(shí)也是目前業(yè)界面積最大的GPU，由兩顆Blackwell晶片拼接而成，并採用臺(tái)積電4奈米制程，擁有2,080億個(gè)電晶體，然而難免遇到封裝方式過于複雜之問題；臺(tái)灣坐擁全球最先進(jìn)晶片制造，未來有望成為AI重要硅島。

                                               CoWoS-L封裝技術(shù)，使用LSI（本地硅互連）橋接RDL（硅中介層）連接晶粒，傳輸速度可達(dá)10／TBs左右；不過封裝步驟由于橋接放置精度要求極高，稍有缺陷都可能導(dǎo)致價(jià)值4萬美元的晶片報(bào)廢，從而影響良率及獲利。

                                               法人透露，由于GPU晶粒、LSI橋接、RDL中介層和主基板之間的熱膨脹係數(shù)（CTE）相異，導(dǎo)致晶片翹曲、系統(tǒng)故障。為提升良率，輝達(dá)重新設(shè)計(jì)GPU晶片頂部金屬層和凸點(diǎn)。不只是AI晶片RTO（重新流片）修改設(shè)計(jì)，據(jù)供應(yīng)鏈透露，準(zhǔn)備發(fā)布之50系列的顯卡也需要RTO，上市時(shí)間較原本遞延。

                                               晶片設(shè)計(jì)問題將不會(huì)只是輝達(dá)所獨(dú)有。供應(yīng)鏈透露，這類問題只會(huì)越來越多，不過為了消除缺陷或?yàn)樘岣吡悸识兏O(shè)計(jì)于業(yè)內(nèi)相當(dāng)常見。AMD執(zhí)行長蘇姿豐曾透露，隨著晶片尺寸不斷擴(kuò)大，制造複雜度將不可避免地增加。次世代晶片需要在效能和功耗方面取得突破，才能滿足AI數(shù)據(jù)中心對(duì)算力的巨大需求。

                                               以開發(fā)全球最大AI晶片的Cerebras指出，多晶片組合技術(shù)難度將呈現(xiàn)指數(shù)級(jí)成長，強(qiáng)調(diào)“一整片晶圓就是一個(gè)處理器”，Cerebras的Wafer-Scale Engine（WSE）系列即採用AI領(lǐng)域知名的“晶圓級(jí)處理器”。依照臺(tái)積電一直在發(fā)展晶圓級(jí)系統(tǒng)整合技術(shù) InFO-SoW（System-on-Wafer），Dojo超級(jí)電腦訓(xùn)練區(qū)塊（Training Tile）就是基于臺(tái)積電InFO-SoW并已量產(chǎn)的首款解決方案。

                                               因應(yīng)大晶片趨勢(shì)、及AI負(fù)載需要更多HBM，臺(tái)積電計(jì)劃結(jié)合InFO-SoW和SoIC為CoW-SoW，將記憶體或邏輯晶片堆迭于晶圓上，并預(yù)計(jì)在2027年量產(chǎn)。可預(yù)見的未來，將看到更多在整片晶圓上迭迭樂的巨無霸AI晶片出現(xiàn)。